本應用筆記旨在幫助客戶使用Microchip微芯的10/100/1000 Mbps以太網器件系列設計PCB。本文檔提供有關PCB布線建議， PCB 布線是保持信號完整性和減少EMI問題的關鍵環節。本文涵蓋以下主題：

? 通用PCB布線指南

? 以太網布線指南

? EMI注意事項

? ESD注意事項

? 常見布線問題疑難解答

01.

低通用PCB布線指南

電源注意事項：

確保足夠的電源額定值。確認所有電源和穩壓器都能提供所需的電流大小。

電源輸出紋波應限制在50 mV以下（為了獲得最佳性能，最好小于10 mV）。

所有電源和地平面上的噪聲水平應限制在50 mV以下。

鐵氧體磁珠的額定電流應為預期提供電流的4-6倍。另外，還應考慮因溫度產生 的降額。

器件去耦：

PCB裝配上的每個高速半導體器件都需要去耦電容。每個電源引腳都需要一個去耦電容。

去耦電容值取決于應用。典型的去耦電容值范圍為0.001 μF至0.1 μF。

總去耦電容應大于提供給數字輸出緩沖器的負載電容，以避免將噪聲引入電源。

通常，選擇II類介電電容進行去耦。首選方案是X7R介電陶瓷電容，因為它具有出色的穩定性、合理的封裝尺寸以及優異的電容特性。設計人員的第二個選擇是X5R介電電容，因為它具有出色的穩定性。但是，X5R在封裝尺寸與電容特性方面可能會存在一定的限制?？紤]去耦電容特性時，低電感至關重要。

每個去耦電容都應盡可能靠近要去耦的電源引腳。

所有去耦電容引線應盡可能短。最佳做法是將電容直接連接到地以及頂層的電源引腳。如果不得不使用過孔，則焊盤到過孔的連接長度應小于10 mil。走線連接應盡可能寬，以降低電感。

強烈建議考慮通過兩個過孔連接所有旁路電容的地，以極大地減小該連接的電感。

PCB旁路：

? 旁路電容應放置在靠近PCB上所有電源入口點的位置。這些電容從高速數字負載吸收高頻電流。

? 設計中的所有電源連接和所有穩壓器均應使用旁路電容。

? 旁路電容的值取決于應用，由電源的頻率以及負載瞬態幅值和頻率決定。

? 所有旁路電容引線應盡可能短。最佳做法是將電容直接連接到地以及頂層的電源引腳。如果不得不在表面貼裝焊盤外使用過孔，則焊盤到過孔的連接長度應小于10 mil。走線連接應盡可能寬，以降低電感。

? 強烈建議考慮通過兩個過孔連接所有旁路電容的地，以極大地減小該連接的電感。

圖1 PCB旁路技術示例

PCB大電容：

?必須適當利用大電容，以將開關噪聲降至最低。大電容有助于保持恒定的直流電壓和電流大小。

?設計中的所有電源平面和穩壓器均應使用大電容。

?旁路電容的值取決于應用，由電源的頻率以及負載瞬態幅值和頻率決定。

?所有大電容引線應盡可能短。最佳解決方案是在表面貼裝焊盤內使用平面連接過孔。在表面貼裝焊盤外使用過孔時，焊盤到過孔的連接長度應小于10mil。走線連接應盡可能寬，以降低電感。

?遵循良好的設計原則，只要在電路中使用鐵氧體磁珠，就應在鐵氧體磁珠的每一側放置大電容。

?如果在USB連接器上使用鐵氧體磁珠來對VCC進行濾波，則建議不要在USB連接器側使用大電容。這是限制USB電路浪涌電流的一種嘗試。Microchip強烈建議在鐵氧體磁珠內側使用4.7μF的大電容。

PCB層策略：

?所有以太網LAN設計至少使用4層PCB。

?在典型的PCB層疊結構中，頂層（元件側）為信號，第2層為固定連續地平面，第3層為固定電源平面，第4層為另一個信號。第1層被視為主要的關鍵布線和元件層，因為其正下方是固定數字地平面。另外，第1層不需要通過過孔來連接位于第1層的元件。

?所有PCB走線（尤其是高速和關鍵信號走線）應在固定連續地平面層相鄰的第1層上布線。這些走線必須具有連續的參考平面，才能滿足其整個傳導長度的要求。應避免信號走線穿過平面分割處（圖2），因為這會導致不可預測的返回路徑電流，并且可能引起信號完整性問題以及產生EMI問題。如果不得不穿過參考平面中的分割處，請考慮添加拼接電容。

?需要將以太網機架地平面與數字地平面分離。

?避免在PCB設計和系統設計中形成接地回路。

?為了便于布線并最大程度減少信號串擾問題，多層設計中的相鄰層應以正交方式布線。

圖2 信號穿過平面分割處的示例

推薦的層疊布局

? 四層板

- 信號 1 （頂層）

- GND

- 電源平面/GND

- 信號2

? 六層板

- 信號 1 （頂層）

- 電源平面/GND

- 信號2（最適合時鐘和高速信號）

- 信號3（最適合時鐘和高速信號）

- GND

- 信號4

信號完整性問題：

? 根據需要為所有高速開關信號和時鐘線提供交流端接。在走線的負載端進行上述端接。隨著PCB上走線長度的增加，這一設計問題變得更加關鍵。

? 提供阻抗匹配的串聯端接，以最大程度地減小關鍵信號（地址、數據和控制線）中的振鈴、過沖和下沖。這些串聯端接應位于走線的驅動器端，而不是走線的負載端。隨著PCB上走線長度的增加，這一設計問題變得更加關鍵。

? 盡量減少在整個設計中使用過孔。過孔會增加信號走線的電感。

? 請務必查看整個PCB設計，了解是否有走線在任何參考平面切口上方穿過。這很有可能會引起EMC問題。

? 通常，應查看所有信號串擾設計規則以避免串擾問題。確保走線間有足夠的間隔，以避免串擾問題。

? 也可使用保護走線來最大程度地減少串擾問題。

PCB走線注意事項：

? 避免在高速數據走線中使用90度角。這類角度會影響走線寬度和快速信號的阻抗控制。

? 要使 PCB 走線能夠提供所需電流量，應為其設計合理的寬度。在頂層或底層的局部區域中使用迷你平面，這樣可確保提供足夠的電流。

? 連接任何電源平面或地平面的所有元件引線應盡可能短。最佳解決方案是在表面貼裝焊盤內使用平面連接過孔。在表面貼裝焊盤外使用過孔時，焊盤到過孔的連接長度應小于10 mil。走線連接應盡可能寬，以降低電感。這包括為電源層供電的任何鐵氧體磁珠以及為電源層供電的熔絲等 。

晶振電路：

? 將所有晶振電路元件置于頂層。這將使所有這些元件及其走線以同一數字地平面為參考。

? 盡可能將所有晶振元件和走線與其他信號隔離。晶振對雜散電容和其他信號的噪聲敏感。晶振還可能干擾其他信號并引起EMI噪聲。

? 負載電容、晶振和并聯電阻應靠近彼此放置。負載電容的接地連接應較短，并遠離USB和VBUS電源線的返回電流。負載電容的返回路徑應連接到數字邏輯電源的地平面。

? 從以太網器件到晶振、電阻和電容的PCB走線應在長度上匹配，彼此應盡可能靠近，同時保持最短的路徑。長度匹配的優先級應高于最短的路徑長度。

? 驗證晶振電路在應用的整個工作范圍內工作時是否符合規范（+/-50 PPM）。這包括溫度、時間和應用容差。

接地標志（外露焊盤）中的過孔：

? 在GND標志上打滿過孔，以確保到地平面的熱連接和電氣連接良好。地平面應為1 oz或更高值，以確保器件具有固定的GND參考。這將有助于降低GND噪聲并為器件提供理想的散熱效果。圖3給出了標志焊盤中的接地過孔區示例。

圖3 標志焊盤中的接地過孔區示例

02.

標志焊盤中的接地過孔區示例

以太網差分對：

? 每個TRxP/TRxN信號組都應作為差分對布線。這包括從RJ45 連接器到LAN器件的整段走線。

? 單個差分對應盡可能靠近布線。通常，在開始計算阻抗時，選擇最小的走線間距（4-5 mil）。然后調整走線寬度以 獲得必要的阻抗。

? 差分對應構造為 100?受控阻抗對。

? 差分對應遠離所有其他走線布線。嘗試使所有其他高速走線與以太網前端保持至少0.300英寸的距離。

? 確保器件與RJ45 之間的對內和對間偏移分別小于50 mil和600 mil。

? 差分對的長度應盡可能短。

? 盡可能不要過孔。如果使用過孔，請保持最小值并始終匹配過孔，以便平衡差分對。

? 最大程度減少層變化。盡可能使差分對以相同的電源/地平面為參考。

? 通常，將千兆位以太網的四個差分對連接到RJ45連接器時，至少有一對需要通過過孔連接到相對的外部層。在這種 情況下，必須確保電路板另一側（通常是第4層）上的布線經過對地阻抗較低的連續參考平面。切勿越過平面邊界 布線。

? 為獲得最佳抗擾度，布線時盡可能使每個差分對互相遠離。

? 端接應始終使用與差分布線相同的參考平面。

? 應先對差分對進行布線。確定布線后再添加端接。只需將端接“放在”差分布線上即可。

? 太網前端的所有電阻端接應具有 1.0%容差值。

? 以太網前端的所有電容端接都應具有嚴格的容差和高質量的電介質。

? 為了實現最佳分離效果，可以通過在差分對之間插入地平面孤島來進行實驗。應使該地平面與任何走線的間距保持 為電解質距離（PCB內銅層的間距）的3至5倍。

? 如果存在端口串擾問題，則可以使用上文所述的相同分離技術來分離不同的以太網端口。可以在以太網通道之間插 入地平面。應使該地平面與任何走線的間距保持為電解質距離的3至5倍。

圖4 芯片到磁件差分對布線示例

圖5 磁件到RJ45差分對布線示例

RJ45連接器：

磁件能夠隔離本地電路和以太網信號連接的其他設備。IEEE 隔離測試在隔離側施加壓力，以測試隔離的介電強度。隔 離繞組的中心抽頭有一個“Bob Smith”端接， 通過75?電阻和 1000 pF電容連接到機架地。端接電容應具有3 kV的電 壓容差。

要通過EMI兼容性測試，可參考以下實用建議：

? 建議將RJ45 連接器的金屬屏蔽層連接到機架地以減少EMI發射。

? 為了進一步減少EMI 問題，可以在適當平面之間放置帶狀線來代替外層的微帶線。請注意，將帶狀線直接放在彼此 的頂部可能會導致通道之間出現電容耦合。不過，對于差分對，這種耦合可能是有益的。

? 最好不要使電路地平面與形成耦合的機架地重疊，而應使機架地成為一個隔離孤島，并在機架地和電路地之間留出 空隙。在機架地和電路地空隙上放置兩到三個1206焊盤。這樣就能通過實驗選擇合適的感性、容性或阻性元件，以 通過EMI發射測試。1206焊盤的位置應盡可能靠近電路板上的電源入口，以使兩個地之間的電流遠離任何敏感電路。

? 為了最大程度提高ESD 性能，設計人員應考慮選擇不帶LED 的RJ45 模塊。這將簡化布線并允許以太網前端中具有 更大的間隔，以改善ESD/敏感性性能。

? 此外，還可通過使用表面貼裝觸點 RJ45 連接器來提高 ESD 性能。這可以簡化布線并允許以太網前端中具有更大的 間隔，以改善ESD敏感性性能。

? 分立和嵌入式RJ45 和磁件模塊的元件放置：

以太網器件與磁件之間的距離應小于 1英寸。如果無法實現，則最大值不得超過3英寸。

? 磁件與RJ45 之間的距離應小于 1英寸。

從以太網器件到RJ-45 連接器測得的差分對的總長度應小于4英寸。

磁件：

? 以太網的磁件可以是集成的，也可以是分立的。建議使用分立模塊以更好地控制EMI。

? 為了最大程度地提高ESD性能，設計人員應考慮選擇分立變壓器，而不是集成磁件/RJ45模塊。這可以簡化布線并 允許以太網前端中具有更大的間隔，以改善ESD/敏感性性能。

? 使用分立磁件時， 務必使用端接：四個 75? 端接用于線纜側中心抽頭， 未使用的引腳連接到 EFT（電快速瞬變） 電容。

? 使用連接到地平面的EFT電容以及75?端接。建議值為 1500 pF/2 KV或 1000 pF/3 KV。電容與走線和元件的間距至少應保持50 mil。

? 實現地分割以進行高壓安裝（不需要集成磁件）。通常，在 PCB 上磁件到 RJ45 連接器的中間區域清除所有平面。TRxP/TRxN對應是這一清除區域中僅有的走線，從而形成LAN應用所需的高壓勢壘的一部分。

? 阻抗不連續會導致意外的信號反射。最大程度減少過孔（信號通孔）和其他不規則傳輸線的數量。如果必須使用過 孔，合理的做法是每段差分走線經過兩個過孔。

ETHRBIAS/ISET：

ETHRBIAS/ISET電阻設置內部參考電流源。因此，ETHRBIAS/ISET引腳是一個高阻抗節點，在ETHRBIAS/ISET走線上 產生的任何噪聲都會直接影響內部參考電流，從而對眼圖質量造成負面影響。ETHRBIAS/ISET 電阻應放置在靠近 ETHRBIAS/ISET引腳的位置，并且接地回路應盡可能短且直接連接地平面。電阻走線應非常短，并與附近的走線隔離。

03.

EMI注意事項

PCB EMI設計指南：

? 在原理圖和PCB設計周期中都必須考慮如何實現EMC設計。

? 最好從產生EMC的根源解決EMC 問題。

標識關鍵電路：

? 發射—— 時鐘、總線和其他重復電路。

?如果使用晶振，則確保熱引線盡可能短且匹配。

?向時鐘振蕩器添加較小的阻尼電阻或鐵氧體。

?控制時鐘布線

?當心有噪聲的振蕩器模塊。

?如有可能，應避免使用振蕩器。振蕩器會增加EMI、功耗和抖動。

?如有可能，應使用晶振。

? 抗擾度—— 復位、中斷和關鍵控制線。

?向電路輸入端添加高頻濾波器。

?控制走線布線。

?不要使高速信號走線穿過任何平面分割處。

謹慎選擇需要考慮EMI的器件：

? 越慢越好—— 上升時間和時鐘。

? 對于信號和電源，使用高速CMOS時需要小心。

電路板設計：

? 多層板在發射和抗擾度方面的性能要出色得多。

? 不要在電源和地平面中嵌入走線。

密切注意電源去耦：

? 用高頻電容為每個器件去耦。

? 使用高頻電容旁路電路板的每個電源輸入。

? 電容引線應盡可能短。

? 為了在超高速設計中改善噪聲和EMI，可以組合使用 0.1 μF、0.01 μF和容值更低的電容。

I/O電路注意事項：

? 信號、電源和地是通過I/O的三個EMI路徑。

? 向所有I/O線路添加高頻濾波器，即使是慢速線路也是如此。

? 正確實現I/O平面的隔離。

04.

ESD注意事項

? RJ45 連接器必須具有金屬屏蔽層，以確保最高的ESD性能。

? RJ45 連接器的金屬屏蔽層必須直接連接到系統機架地平面的兩個點。

? 必須在磁件到RJ45 連接器的中間區域清除所有電源平面和非以太網走線。間隔至少應保持0.250 英寸。

? N/S和E/W磁件的固定方式不同；因此，磁件的選擇和位置對于ESD 性能至關重要。

? 正確布局高壓勢壘。

? 選擇帶有機架接地片的特定RJ45 連接器，并將它安裝在遠離8引腳連接的位置，這已被證實是ESD的最佳配置。

? RJ45 連接器相對于其他連接器和整個PCB的位置對于整體ESD性能非常重要。

? 確保與高壓勢壘區域相關和位于其中的所有電路僅以機架地為參考。高壓勢壘區域中的LED、電容和反并聯二極管 如果以數字地為參考，會對高壓勢壘帶來不利影響（見圖6）。

? 電源電壓線應與其返回線緊密纏繞在一起。

? PCB的所有電源入口都必須正確旁路，盡可能靠近PCB上的電源連接器。

? 接地連接應遠離敏感電路。這種策略將迫使ESD流遠離敏感電路，并將其引向地。

? 整個設計中的所有信號走線均應保持最短?？紤]向長度超過 12英寸的信號線添加數字地“保護走線”。

? 如果允許 ESD 進入數字地平面，則可能導致數字接地層發生“接地反彈”。這可能導致意外的系統行為和/ 或系統 故障。應盡一切努力確保不允許任何ESD源進入PCB上的任何數字地或電源平面。